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数字隔离器设计指南(2)

  【2022.11.07.】

  4 数字隔离器的PCB设计指南
  4.1 PCB材料
  对于运行速度低于150Mbps(或上升和下降时间高于1ns)、导线长度不超过10英寸的数字电路板,应使用标准的FR-4环氧玻璃作为印刷电路板(PCB)材料。FR-4(阻燃剂4)符合 Underwriters Laboratories UL94-V0 的要求,由于其在高频下的介电损耗较低,吸湿性较小,强度和刚度较大,且具有自熄性和可燃性特性,因此比便宜的替代品更受欢迎。

  4.2 层数
  要完成一个低EMI的PCB设计,至少需要四层(见图4-1)。层堆叠须按以下顺序进行(从上到下):高速信号层、接地层、电源层和低频信号层。

图4.1
  图4-1. 推荐的层堆叠

  • 在顶层铺设高速导线可避免使用通孔(以及引入其电感),并可在隔离器和数据链路的发射器和接收器电路之间实现干净的互连。
  • 在高速信号层旁边放置一个实心接地层,可以为传输线互连建立可控的阻抗,并为返回电流提供一个良好的低电感路径  。
  • 将电源层放在接地层旁边,会产生额外的高频旁路电容,大约为100pF/in2。
  • 在底层路由较慢的速度控制信号可以有更大的灵活性,因为这些信号链路通常有余量来容忍不连续的地方,如通孔。
  如果需要额外的电源电压层或信号层,请在堆栈上添加第二个电源层/接地层系统,以保持其对称性。这使得堆栈在机械上稳定,并防止其扭曲。另外,每个电源系统的电源层和接地层可以放得更近,从而大大增加高频旁路电容。

  4.3 爬电距离
  爬电距离是沿绝缘表面测量的两个导电器件之间的最短路径。足够的爬电距离可以防止漏电起痕,漏电起痕是一个过程,由于在绝缘表面或接近绝缘表面的放电,在绝缘材料的表面产生局部恶化的部分导电路径。
  发生漏电起痕的程度取决于材料的相对漏电起痕指数(CTI)和环境中的污染程度。用于电气绝缘材料,CTI提供了一个在标准测试中会因漏电起痕而导致故障的电压数值。IEC 112对漏电起痕和CTI进行了更全面的解释。
  损坏绝缘材料的漏电起痕通常是由于以下一个或多个原因而发生的:大气中的湿度、污染的存在、腐蚀性化学品以及设备运行的海拔高度。
  随着隔离电压水平的不断提高,拥有一个可靠的PCB设计比以往任何时候都更重要,它不仅可以减少电磁干扰辐射,还可以减少爬电问题。除了宽隔离器封装外,还可以使用凹槽等技术来达到理想的爬电距离(见图4-2)。

图4.2
  图4-2. 切槽可延长有效爬电距离

  对于凹槽(>1mm宽),唯一的深度要求是现有的爬电距离加上凹槽的宽度和凹槽深度的两倍必须等于或超过所需的爬电距离。凹槽不能削弱基材,使其不能满足机械测试要求。另外,在所有的层上,保持隔离器下面的空间不受痕迹、通孔和焊盘的影响,以保持最大的爬电距离(见图4-1)。

  4.4 受控阻抗传输线
  受控阻抗传输线是指其特征阻抗Z0由线迹的几何形状严格控制的一种线迹。一般来说,这些线路与传输介质的差分阻抗相匹配,如电缆和线路终端,以减少信号的反射。在数字隔离器周围,受控阻抗导线必须与隔离器输出阻抗Z0 ~ rO相匹配,这被称为源阻抗匹配。

图4.3
  图4-3. 源阻抗匹配:Z0 ~ rO

  为了确定Z0,需要确定隔离器的动态输出阻抗,rO = ΔVOUT/ΔIOUT。为此,图4-4中的输出特性(取自ISO7240数据表)由两个线性段近似表示,在低电压下,rO ~ 260Ω,而在曲线的大部分时间,(也就是输出的过渡区域),rO ~ 70Ω。

图4.4
  图4-4. 隔离器的输出特性

  所需的导线几何形状,如导线厚度(t)和宽度(w),导线与相邻接地层之间的距离(d),以及PCB电介质(εr),部分由电路板制造过程中的镀铜能力和所选电路板材料的电介质决定的。典型的值是1oz和2oz的镀铜,走线厚度分别为t = 1.37mils和t = 2.74mils。FR-4环氧树脂玻璃的介电值在εr=2.8到4.5之间,用于微带,εr=4.5用于带状线迹。
  然而,对于PCB设计来说,最关键的尺寸不是w和d的绝对值,而是它们的比率w/d。图4-5为设计者的任务提供了便利,图4-5显示了特性阻抗与宽高比(w/h)的函数关系,即导线厚度为2.74mils(2oz镀铜),FR-4电介质为4.5,导线高于接地层的高度为10mils。

图4.5
  图4-5. 特性阻抗与w/h比率的关系

  从图4-5可以看出,一个70Ω的设计需要一个大约0.8的w/h比率。正如下面的参考平面所描述的,设计一个低EMI的电路板需要在信号线和接地层之间进行紧密的电耦合,这可以通过确保h = 10mils来实现。因此,相应的线宽是8mils。这个宽度必须在整个导线长度上保持。否则,导线宽度的变化会导致特性阻抗的不连续,从而导致反射和EMI的增加。
  注意,前面的设计例子只是实现所需Z0的众多可能性之一。由于较高或较低的铜镀层,或不同的PCB材料,可以使用不同的走线厚度,但需要改变w/d比率。表4-1列出了计算特性阻抗Z0的相当复杂的数学公式,同时考虑到了导线厚度、宽度和电介质。

表4.1
  表4-1. 0.2 < w/d < 1的微带方程(1)

  4.5 参考平面
  高速PCB设计的电源层和接地层通常必须满足各种要求。在直流和低频时,它们必须提供稳定的参考电压,如VCC和地线,给集成电路(IC)的电源端子。
  在高频率下,参考平面,特别是接地层,有许多用途。对于受控阻抗传输系统的设计,接地层必须提供与相邻信号层的信号迹线的强电耦合。
  考虑一个单一的、携带交流电的导体及其相关的电场和磁场,如图4-6所示。松散的或没有电耦合允许电流产生的横向电磁(TEM)波自由辐射到外部环境,造成严重的电磁干扰(EMI)。

图4.6
  图4-6. 通过导体之间的紧密电耦合减少场边缘

  现在想象一下,在靠近的地方有第二个导体,携带着相同振幅但相反极性的电流。在这种情况下,导体的相反磁场会被抵消,而它们的电场会紧密耦合。这两个导体的TEM波,现在被剥夺了它们的磁场,不能辐射到环境中。只有小得多的边缘场能够耦合到外部,从而产生明显的低EMI。
  图4-7显示了在接地层和紧密耦合的信号线之间发生的相同效果。高频电流遵循最小电感的路径,而不是最小阻抗的路径。因为电感最小的返回路径直接位于信号迹线的下方,返回的信号电流往往沿着这个路径。返回电流的封闭流动在接地层上形成了一个高电流密度的区域,就在信号迹线的正下方。这个接地层区域就像一个单一的返回迹线,允许磁场抵消,同时提供与上面的信号迹线的紧密电耦合。

图4.7
  图4-7. 接地层作为单一的返回路径

  为了给返回电流提供一个连续的、低阻抗的路径,参考平面(电源层和接地层)必须是实心覆铜,没有空隙和缝隙。对于参考平面,重要的是通孔的间隙部分不干扰返回电流的路径。在有障碍物的情况下,返回电流会绕过它。然而,通过这样做,电流的电磁场很可能会干扰其他信号迹线的磁场,从而产生串扰。此外,这个障碍物会对经过它的走线的阻抗产生不利影响,从而导致不连续和增加EMI。

图4.8
  图4-8. 实心接地层与开槽接地层的返回电流路径

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